Intel e Micron demonstram memória revolucionária HMC na IDF 2011

A Intel e a Micron demonstraram durante a IDF 2011 o fruto de sua parceria: o protótipo de um modelo de memória DRAM revolucionária, chamada Hybrid Memory Cube (HMC).
A HMC representa a mudança de paradigma no segmento, ao prometer aumentar em 7 vezes a eficiência energética e em 10 vezes a largura de banda de memória em relação ao modelo de DDR3 mais avançada existente atualmente no mercado.
A Hybrid Memory Cube utiliza uma configuração de chip de memória empilhada formando um “cubo” compactado, além de uma nova e altamente eficiente interface de memória, a qual define o nível de consumo de energia por bit transferido, além de suportar taxa de dados na ordem de 1Tb/s (um trilhão de bits por segundo).
A utilidade do novo padrão de memória praticamente não tem limite, podendo ser uma solução perfeita para aprimorar o desempenho de servidores dedicados à computação na nuvem e super computadores (HPCs), além de dispositivos portáteis tais como ultrabooks, tablets, smartphones, dentre outros segmentos.
As HMCs chegam um momento crucial da computação, onde as CPUs ganham cada vez mais núcleos de processamento, aumentando assim a necessidade de alimentar os núcleos não apenas com uma maior quantidade de memória, mais também de DRAMs cada vez mais rápidas e com menor consumo de energia.

"Sabíamos que a memória de alta velocidade do futuro terá de vencer um conjunto desafiador de compensações e ter baixo custo e consumo de energia, bem como possuir alta densidade e velocidade. Chegamos à conclusão de unindo a DRAM com um processo lógico de buffer de Entrada e Saída (I/O) usando empilhamento 3D pode ser o caminho para resolver este dilema. Nós descobrimos que uma vez que colocamos uma pilha DRAM multi-camada em cima de uma camada lógica, poderíamos resolver outro problema de memória que limita a capacidade de transferência de dados de forma eficiente das células de memória DRAM para os circuitos de I/O correspondentes", disse Bryan Casper da Intel.
De acordo com a Intel, a obtenção dos dados fora das células de memória para o I/O é análogo à dificuldade de andar pelas ruas de uma metrópole como Tóquio. No entanto, colocar a camada lógica debaixo da pilha de DRAM tem um efeito similar à construção de um sistema de metrô de alta velocidade por baixo das ruas, evitando sobrecarga, como é o caso do processo de DRAM, bem como o os conjuntos de memória de roteamento restrito. Além disso, a camada lógica adjacente permite a integração de uma lógica de controle inteligente para esconder as complexidades do acesso a matriz DRAM, permitindo que o controlador de memória do microprocessador empregue muito mais protocolos de acesso direto do que vinha sendo conseguido no passado.